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寒生同学

@eeput

做一个简单的人~

Verilog
VHDL
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    寒生同学/VSCode_Verilog

    TestBench 代码生成调试插件。

    VSCode
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     最近更新：3 years ago

    寒生同学/FPGA_Project

    FPGA 工程开发实践项目。

    FPGA
    No labels
    Verilog
     最近更新：over 3 years ago
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